簡(jiǎn)介面向FPGA與EDA初學(xué)者、數(shù)字系統(tǒng)設(shè)計(jì)課程學(xué)習(xí)者及需要完成綜合實(shí)驗(yàn)的讀者這份資料圍繞基于FPGA的鬧鐘系統(tǒng)展開重點(diǎn)解決用VHDL完成計(jì)時(shí)、校時(shí)與定時(shí)提醒等模塊化設(shè)計(jì)的問題。包內(nèi)共1個(gè)doc文件壓縮包約2.71MB以完整設(shè)計(jì)文檔為主體涵蓋EDA與FPGA基礎(chǔ)、VHDL開發(fā)流程、時(shí)間存儲(chǔ)、計(jì)時(shí)、鬧鐘設(shè)置、比較器、顯示與用戶交互等模塊劃分并給出Quartus仿真綜合、GW48開發(fā)板下載測(cè)試的實(shí)現(xiàn)思路。已有832人學(xué)習(xí)可作為課程設(shè)計(jì)、實(shí)驗(yàn)報(bào)告或項(xiàng)目原型的參考幫助讀者理順從需求分析、系統(tǒng)劃分到VHDL建模與驗(yàn)證的路徑理解分頻、計(jì)數(shù)、比較等數(shù)字邏輯的組織方式并對(duì)照開發(fā)流程排查仿真與板級(jí)測(cè)試中的常見問題。1. 把 48MHz 晶振變成“時(shí):分:秒”一條被反復(fù)分頻的脈沖鏈把一塊 FPGA 板子上的 48MHz 晶振變成數(shù)碼管上一位一位往前爬的時(shí)間顯示中間隔著的其實(shí)是一條被反復(fù)分頻、逐級(jí)進(jìn)位、層層回卷的脈沖鏈真正需要理解的東西比代碼行數(shù)多得多。很多人第一次做基于 FPGA 的數(shù)字鬧鐘系統(tǒng)設(shè)計(jì)注意力全放在 VHDL 語法上結(jié)果仿真波形漂亮得不像話下載到板子卻一動(dòng)不動(dòng)——問題往往不在語法而在“哪一級(jí)脈沖驅(qū)動(dòng)哪一級(jí)觸發(fā)器”這個(gè)最樸素的機(jī)制上。一個(gè)數(shù)字鬧鐘的全部復(fù)雜度說穿了就是把高頻振蕩逐級(jí)降頻、把十進(jìn)制位做成模 10 和模 6 的回卷、再在某個(gè)時(shí)刻和一組預(yù)設(shè)值做一次相等比較。搞懂這條鏈任何計(jì)數(shù)器邏輯在你眼里都會(huì)變得眼熟。2. 秒計(jì)數(shù)的十進(jìn)制約束十位為什么寫成「計(jì)到 6 立刻清零」秒模塊是整個(gè)系統(tǒng)的節(jié)拍源它的輸出不只是兩個(gè)數(shù)字還有一個(gè)進(jìn)位脈沖。這個(gè)脈沖的寬度、產(chǎn)生的時(shí)刻、以及它由哪種賦值方式產(chǎn)生直接決定后面分和時(shí)能不能正確接住。2.1 變量與信號(hào)賦值生效的時(shí)機(jī)決定了你判「當(dāng)前值」還是「下一個(gè)值」VHDL 里最容易讓人翻車的一對(duì)概念就是變量variable和信號(hào)signal。變量用:賦值在進(jìn)程內(nèi)立即生效下一行讀到的就是新值信號(hào)用賦值要等進(jìn)程掛起執(zhí)行到進(jìn)程末尾或遇到 wait之后才統(tǒng)一更新而且在同一個(gè)進(jìn)程里對(duì)同一個(gè)信號(hào)賦值多次只有最后一次有效。這聽起來像是語言細(xì)節(jié)但它直接決定你在寫回卷判斷時(shí)該填哪個(gè)數(shù)字。載體賦值符號(hào)生效時(shí)機(jī)同一進(jìn)程內(nèi)讀到的是回卷判定應(yīng)寫變量:立即生效自增之后的新值下一個(gè)值如0110信號(hào)進(jìn)程掛起后統(tǒng)一更新自增之前的舊值當(dāng)前值如0101這條規(guī)則解釋了一個(gè)很奇怪的現(xiàn)象同一份設(shè)計(jì)文檔里秒模塊判的是M20110分模塊判的是M20101加M11001兩處寫法不一致卻都能跑出正確結(jié)果。原因不是誰寫錯(cuò)了而是前者用了變量、后者用了信號(hào)。抄代碼的人如果只抄判斷條件不抄載體就會(huì)得到一個(gè)十位顯示 6 的秒表或者一個(gè)永遠(yuǎn)不進(jìn)位的分鐘。2.2 秒模塊源碼逐層拆解個(gè)位進(jìn)位、十位回卷、進(jìn)位脈沖先把原始結(jié)構(gòu)完整擺出來再逐段說它為什么這么寫LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY MIAO IS PORT( CLR, CLK : IN STD_LOGIC; S1, S2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); -- 秒個(gè)位 / 秒十位 CNT : OUT STD_LOGIC -- 進(jìn)位脈沖送給分模塊 ); END ENTITY; ARCHITECTURE BEHAV OF MIAO IS BEGIN PROCESS(CLR, CLK) VARIABLE M1, M2 : STD_LOGIC_VECTOR(3 DOWNTO 0); -- 個(gè)位 / 十位 BEGIN IF CLR 1 THEN -- 異步復(fù)位優(yōu)先級(jí)最高 M1 : 0000; M2 : 0000; CNT 0; ELSIF CLKEVENT AND CLK 1 THEN -- 上升沿 IF M1 1001 THEN M1 : M1 1; -- 個(gè)位 0~9 正常累加 ELSE M1 : 0000; M2 : M2 1; -- 個(gè)位滿 10回零并向十位進(jìn)位 END IF; IF M2 0110 THEN -- 十位撞上 6 才回卷 M2 : 0000; CNT 1; ELSE CNT 0; END IF; END IF; S1 M1; S2 M2; -- 變量搬到輸出端口 END PROCESS; END ARCHITECTURE;第一段是復(fù)位。CLR寫在時(shí)鐘沿判斷之前構(gòu)成異步復(fù)位只要CLR為高M(jìn)1、M2、CNT立刻歸零不等時(shí)鐘沿。這在開發(fā)板上很實(shí)用按下復(fù)位鍵立刻見效果代價(jià)是復(fù)位釋放的那一刻如果正好壓在時(shí)鐘沿附近觸發(fā)器可能進(jìn)入亞穩(wěn)態(tài)工程上通常還要加一個(gè)復(fù)位同步器。第二段是個(gè)位計(jì)數(shù)。M1 1001等價(jià)于“小于 9”成立就加一不成立就清零點(diǎn)亮十位進(jìn)位。注意比較用的是無符號(hào)比較所以STD_LOGIC_UNSIGNED這個(gè)庫不能省否則和都沒有定義。第三段是十位回卷也是全篇最值得琢磨的地方。因?yàn)镸2是變量上面的M2 : M2 1已經(jīng)立即生效所以這里讀到的M2是“自增之后”的值。十位從 5 進(jìn)位到 6 的那一拍M2等于0110條件成立立刻被清回0000同時(shí)把CNT拉高。下一個(gè)時(shí)鐘沿M2已經(jīng)是 0條件不成立CNT又拉低。所以CNT是一個(gè)寬度正好一個(gè)時(shí)鐘周期的單脈沖。這個(gè)寬度很關(guān)鍵。如果下游分模塊用同一個(gè)CLK采樣CNT一拍足夠如果下游用的是另一個(gè)時(shí)鐘比如某個(gè)分頻出來的信號(hào)這個(gè)單周期脈沖很可能被整拍漏掉表現(xiàn)出來就是“分鐘偶爾不走”。這是踩坑率極高的一處后面第 5 章還會(huì)展開。再看為什么整個(gè)設(shè)計(jì)堅(jiān)持用 BCD 碼而不是二進(jìn)制計(jì)數(shù)。假設(shè)內(nèi)部用 0 到 86399 的二進(jìn)制計(jì)數(shù)結(jié)構(gòu)上確實(shí)省觸發(fā)器——17 位就夠而 BCD 要 6 組 4 位共 24 位。但顯示時(shí)得把二進(jìn)制轉(zhuǎn)成十進(jìn)制取模和除法在 FPGA 上要么靠長(zhǎng)除法流水線要么靠 DSP 硬核代價(jià)遠(yuǎn)高于多出來的 7 個(gè)觸發(fā)器。BCD 把“十進(jìn)制”編碼進(jìn)狀態(tài)本身每一位只做一次“是否到 9”的比較邏輯淺、扇入小、綜合結(jié)果容易預(yù)估。這是典型的設(shè)計(jì)取舍拿資源換邏輯深度。提示CNT用的是信號(hào)賦值判斷用的是變量這兩者混用在同一個(gè)進(jìn)程里是刻意為之。把CNT改成變量會(huì)讓它在進(jìn)程內(nèi)立即生效后續(xù)判斷邏輯就會(huì)讀到新值脈沖寬度隨之改變。2.3 1Hz 從哪里來分頻器的參數(shù)怎么算秒模塊每來一個(gè)上升沿加一意味著它的CLK必須是一秒一個(gè)上升沿。板載晶振通常是幾十兆赫茲中間必須有分頻。最常見的寫法是“計(jì)滿半個(gè)周期翻轉(zhuǎn)一次”保證 50% 占空比-- 48 MHz 分頻到 1 Hz SIGNAL DIV_CNT : INTEGER RANGE 0 TO 24_000_000 : 0; SIGNAL CLK_1HZ : STD_LOGIC : 0; PROCESS(CLK_48M, CLR) BEGIN IF CLR 1 THEN DIV_CNT 0; CLK_1HZ 0; ELSIF RISING_EDGE(CLK_48M) THEN IF DIV_CNT 24_000_000 - 1 THEN -- 半周期計(jì)滿 DIV_CNT 0; CLK_1HZ NOT CLK_1HZ; -- 翻轉(zhuǎn)一個(gè)完整周期 2 秒? 見下 ELSE DIV_CNT DIV_CNT 1; END IF; END IF; END PROCESS;參數(shù)要算清楚48MHz 下要讓輸出一秒翻轉(zhuǎn)兩次即輸出周期 1 秒半個(gè)周期是 0.5 秒需要計(jì) 24,000,000 個(gè)主時(shí)鐘。所以計(jì)數(shù)值上限取 24,000,000 減一計(jì)滿清零并翻轉(zhuǎn)。INTEGER RANGE 0 TO 24_000_000綜合后大約占 25 位觸發(fā)器因?yàn)?2 的 25 次方是 33,554,432剛好裝得下。如果板子是 50MHz這個(gè)上限就要改成 25,000,000改錯(cuò)一位整塊表就走快或走慢而且仿真時(shí)看不出來——仿真里你給的時(shí)鐘周期是多少它就按多少走只有上板才對(duì)得上真實(shí)晶振。3. 分與時(shí)的計(jì)數(shù)通道同一個(gè)計(jì)數(shù)器為什么需要兩套寄存器分模塊是全篇結(jié)構(gòu)最復(fù)雜的一處。它不像秒模塊那樣只做一件事而是要同時(shí)承擔(dān)“正常走時(shí)”和“被用戶手動(dòng)設(shè)置”兩個(gè)職責(zé)這兩件事的驅(qū)動(dòng)源完全不同一個(gè)來自秒進(jìn)位一個(gè)來自按鍵。3.1 兩套寄存器的分工一套負(fù)責(zé)「設(shè)」一套負(fù)責(zé)「走」原始代碼里出現(xiàn)了四個(gè)四位寬的寄存器M1、M2、Q1、Q2。這不是冗余而是把兩條數(shù)據(jù)通路徹底分開Q1/Q2是設(shè)置通道的暫存M1/M2是計(jì)時(shí)通道的現(xiàn)行值。ENTITY FEN IS PORT( CLR, CLK, LOAD, EN : IN STD_LOGIC; -- EN 高電平時(shí)處于設(shè)置態(tài) S1, S2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); CNT : OUT STD_LOGIC ); END ENTITY; ARCHITECTURE BEHAV OF FEN IS SIGNAL M1, M2, Q1, Q2 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN -- 進(jìn)程一設(shè)置通道由 LOAD 的上升沿推動(dòng) Q1/Q2 PROCESS(EN, CLR, LOAD) BEGIN IF CLR 1 THEN Q1 0000; Q2 0000; ELSIF EN 1 THEN IF LOADEVENT AND LOAD 1 THEN IF Q1 1001 THEN Q1 Q1 1; ELSE Q1 0000; Q2 Q2 1; END IF; IF Q1 1001 AND Q2 0101 THEN -- 59 之后回到 00 Q1 0000; Q2 0000; END IF; END IF; END IF; END PROCESS; -- 進(jìn)程二計(jì)時(shí)通道正常走時(shí)或跟隨設(shè)定值 PROCESS(CLR, LOAD, EN, CLK) BEGIN IF CLR 1 THEN M1 0000; M2 0000; ELSIF EN 1 THEN M1 Q1; M2 Q2; -- 設(shè)置態(tài)下現(xiàn)行值跟隨設(shè)定值 ELSIF CLKEVENT AND CLK 1 THEN IF M1 1001 THEN M1 M1 1; ELSE M1 0000; M2 M2 1; END IF; IF M2 0101 AND M1 1001 THEN -- 判的是舊值 M2 0000; CNT 1; ELSE CNT 0; END IF; END IF; END PROCESS; END ARCHITECTURE;進(jìn)程一的門控是EN 1也就是“只有處于設(shè)置態(tài)按鍵才有效”。按下SET_M鍵LOAD來一個(gè)上升沿Q1加一Q1到 9 再按一次Q1歸零、Q2加一。在Q1已經(jīng)是 9、Q2已經(jīng)是 5 的狀態(tài)下再按一次Q1先歸零、Q2加到 6然后第二個(gè)條件用舊值判定成立Q2被重新賦成0000。于是 59 分之后按鍵會(huì)繞回 00 分不會(huì)出現(xiàn) 60 分這種非法狀態(tài)。進(jìn)程二的ELSIF EN 1分支意味著設(shè)置態(tài)下現(xiàn)行時(shí)間直接等于設(shè)定值。用戶按一下鍵屏幕上跳一下所見即所設(shè)不需要“確認(rèn)”這一層中間態(tài)。但這里的優(yōu)先級(jí)也帶來一個(gè)副作用——EN 1時(shí)時(shí)鐘沿那一路被完全屏蔽分和時(shí)停止走動(dòng)。設(shè)置花多久時(shí)間就凍結(jié)多久秒模塊卻還在自顧自地跑。退出設(shè)置后分的值突然被跳到新值秒?yún)s還是原來那個(gè)秒中間那段進(jìn)位就丟了。這個(gè)瑕疵在演示里看不出來實(shí)際用起來會(huì)覺得“每次調(diào)完時(shí)間都慢了十幾秒”。3.2 59 到 00 的進(jìn)位信號(hào)延遲更新與后賦值覆蓋怎么互相配合IF M2 0101 AND M1 1001這一行第一次讀會(huì)覺得有問題上面的ELSE分支里明明已經(jīng)寫了M1 0000怎么下面還判M1 1001答案在于信號(hào)賦值的兩條語義同時(shí)起了作用。第一條是延遲更新M1 0000之后進(jìn)程內(nèi)讀M1讀到的仍然是上一拍的值1001所以條件里的M1 1001成立判斷的是“進(jìn)位前”的狀態(tài)這正是我們想要的。第二條是后賦值覆蓋M2 M2 1讓M2排進(jìn)了更新隊(duì)列緊接著M2 0000又排了一次進(jìn)程掛起時(shí)只有最后一次生效所以M2最終是0000而不是 6。兩條語義缺一不可。假如 VHDL 的信號(hào)是立即更新的那么M1在這一行已經(jīng)是 0條件永遠(yuǎn)不成立59 分之后會(huì)跳成 60 分假如一個(gè)進(jìn)程內(nèi)對(duì)同一信號(hào)的多次賦值是“先到先得”M2就會(huì)變成 6。這兩種假設(shè)都會(huì)導(dǎo)致同一個(gè)癥狀分鐘顯示越界。所以這一行不是隨手寫的它精確地踩在兩個(gè)語言特性的交叉點(diǎn)上。和秒模塊對(duì)照就更有意思了。秒模塊用變量所以必須判“下一個(gè)值”0110分模塊用信號(hào)所以必須判“當(dāng)前值”0101。同一個(gè)功能兩種載體兩套判斷數(shù)字全都正確。血淚經(jīng)驗(yàn)就在這抄代碼的時(shí)候判斷條件和載體是一體的拆開抄必翻車。3.3 小時(shí)的模 24 邊界十位和個(gè)位不能各自為政小時(shí)模塊原始文檔沒有給出完整源碼但結(jié)構(gòu)上和分模塊同構(gòu)只是回卷?xiàng)l件從 60 變成 24。這里最容易寫錯(cuò)的地方是很多人只處理個(gè)位的 9 到 0忘了十位最大值是 2 而不是 5。-- 小時(shí)計(jì)時(shí)通道M1 個(gè)位、M2 十位 IF M1 1001 THEN M1 M1 1; ELSE M1 0000; M2 M2 1; END IF; IF M2 0010 AND M1 0011 THEN -- 23 點(diǎn)的下一拍回到 00 M1 0000; M2 0000; ELSIF M2 0011 THEN -- 兜底十位不允許出現(xiàn) 3 M2 0000; END IF;第一個(gè)條件處理 23 到 00 的正?；鼐碛玫氖桥f值判斷和分模塊一致。第二個(gè)ELSIF是兜底如果因?yàn)槟撤N原因M2變成了 3比如復(fù)位不徹底、或者從設(shè)置通道灌進(jìn)來一個(gè)非法值這里會(huì)把它拉回 0避免顯示出一個(gè)不存在的“3x 點(diǎn)”。這種防御性寫法在計(jì)數(shù)器里很常見代價(jià)只是一個(gè)額外比較器收益是系統(tǒng)不會(huì)卡在非法狀態(tài)里出不來。4. 從按鍵到時(shí)間按下 SET_M 到底觸發(fā)了什么按鍵是這套系統(tǒng)里唯一的異步輸入也是最不聽話的部分。它在物理上是彈簧片接觸在電氣上是一串抖動(dòng)的方波在邏輯上卻必須表現(xiàn)為“一次干凈的動(dòng)作”。4.1 三個(gè)按鍵拼出的隱式狀態(tài)機(jī)原始設(shè)計(jì)沒有畫顯式的狀態(tài)機(jī)而是用幾個(gè)使能信號(hào)拼出了一臺(tái)隱式狀態(tài)機(jī)SET_CLOCK控制“是否處于設(shè)置時(shí)間態(tài)”SET_DINGS控制“是否處于設(shè)置鬧鐘態(tài)”DISPLAY_EN控制“屏幕上看的是時(shí)間還是鬧鐘”。三根線組合出四種界面狀態(tài)。最省資源的實(shí)現(xiàn)是用一位 toggle 寄存器-- SET_CLOCK 每按一次切換一次設(shè)置態(tài) PROCESS(CLK_1K, CLR) BEGIN IF CLR 1 THEN EN_SET_TIME 0; ELSIF RISING_EDGE(CLK_1K) THEN IF SET_CLOCK_PULSE 1 THEN EN_SET_TIME NOT EN_SET_TIME; -- 奇數(shù)次進(jìn)入偶數(shù)次退出 END IF; END IF; END PROCESS;一個(gè) toggle 位的好處是邏輯極省一個(gè)觸發(fā)器解決問題壞處是它對(duì)脈沖的完整性極度敏感。如果抖動(dòng)讓一次按鍵產(chǎn)生兩個(gè)脈沖toggle 位翻轉(zhuǎn)兩次狀態(tài)就錯(cuò)位了——用戶按了一下屏幕沒進(jìn)設(shè)置再按一下才進(jìn)去用起來像“按鍵不靈”。這就是為什么消抖不是可選項(xiàng)。DISPLAY_EN同理它只在非設(shè)置態(tài)下才允許切換顯示內(nèi)容否則用戶正在調(diào)鬧鐘卻被切到時(shí)間界面設(shè)了一半的值就丟了。原文把“顯示切換”和“設(shè)置進(jìn)入”分成兩個(gè)鍵本身就是在回避這個(gè)沖突。4.2 消抖與兩級(jí)同步異步按鍵進(jìn)時(shí)序邏輯前必須做的兩件事機(jī)械按鍵的抖動(dòng)時(shí)間通常在 5 到 20 毫秒之間。做法是拿一個(gè) 1kHz 的采樣時(shí)鐘周期 1 毫秒連續(xù) 20 次采到相同的電平才認(rèn)賬-- 20 ms 消抖 兩級(jí)同步 上升沿提取 PROCESS(CLK_1K, CLR) VARIABLE CNT_DB : INTEGER RANGE 0 TO 19 : 0; BEGIN IF CLR 1 THEN KEY_SYNC 0; KEY_STABLE 0; CNT_DB : 0; ELSIF RISING_EDGE(CLK_1K) THEN KEY_SYNC KEY_IN; -- 第一級(jí)把異步信號(hào)拉進(jìn)本時(shí)鐘域 IF KEY_SYNC / KEY_STABLE THEN -- 與穩(wěn)定值不同開始計(jì)時(shí) IF CNT_DB 19 THEN KEY_STABLE KEY_SYNC; -- 連續(xù) 20 ms 一致承認(rèn)新電平 CNT_DB : 0; ELSE CNT_DB : CNT_DB 1; END IF; ELSE CNT_DB : 0; -- 中途抖回去重新計(jì)時(shí) END IF; END IF; END PROCESS; KEY_PULSE KEY_STABLE AND NOT KEY_STABLE_D; -- 上升沿 - 單周期脈沖KEY_SYNC這一級(jí)同步不能省。按鍵相對(duì)采樣時(shí)鐘是隨機(jī)相位的異步信號(hào)如果直接送進(jìn)觸發(fā)器在建立保持時(shí)間窗口內(nèi)變化就會(huì)產(chǎn)生亞穩(wěn)態(tài)輸出既不是 0 也不是 1持續(xù)時(shí)間不確定。打一拍之后第二級(jí)采到的概率已經(jīng)極小代價(jià)只是一個(gè)觸發(fā)器。CNT_DB用變量而不是信號(hào)是因?yàn)樗辉谶M(jìn)程內(nèi)做計(jì)數(shù)不需要對(duì)外可見用變量省掉一組觸發(fā)器綜合工具會(huì)把它推斷成組合邏輯加寄存器行為更直觀。4.3 鬧鐘比較與顯示切換相等條件為什么要掛一個(gè)「秒00」的限定比較邏輯本身很簡(jiǎn)單小時(shí)的十位個(gè)位、分的十位個(gè)位全部相等就認(rèn)為命中。但如果只比較時(shí)分這個(gè)相等條件在整個(gè)一分鐘內(nèi)都為真。ALARM_EQ 1 WHEN (H1 AH1) AND (H2 AH2) AND (M1 AM1) AND (M2 AM2) ELSE 0; PROCESS(CLK_1HZ, CLR) BEGIN IF CLR 1 THEN RING_EN 0; ELSIF RISING_EDGE(CLK_1HZ) THEN IF ALARM_EQ 1 AND S1 0000 AND S2 0000 AND ALARM_ON 1 THEN RING_EN 1; -- 只在整分那一拍鎖存 ELSIF RING_TIMEOUT 1 OR RING_STOP 1 THEN RING_EN 0; -- 超時(shí)或手動(dòng)關(guān)閉 END IF; END IF; END PROCESS;如果把這個(gè)比較結(jié)果直接接到蜂鳴器命中那一分鐘里它會(huì)一直響如果只在時(shí)鐘沿觸發(fā)卻不加鎖存它會(huì)在那一分鐘里的每個(gè)時(shí)鐘沿反復(fù)觸發(fā)永遠(yuǎn)停不下來。加“秒等于 00”的限定加鎖存把它壓縮成一個(gè)一次性的邊沿事件再配一個(gè)超時(shí)計(jì)數(shù)器比如 60 秒自動(dòng)關(guān)掉才是可用的行為。還有一個(gè)容易被忽略的細(xì)節(jié)RING_EN打開之后真正驅(qū)動(dòng)蜂鳴器的不能是 1Hz 方波那聽起來是一秒一響的“滴…滴…”不是鬧鈴。常見的做法是另外起一個(gè) 2kHz 左右的分頻器做音源用RING_EN去門控它得到的是連續(xù)的“嘀——”聲。門控寫錯(cuò)成直接賦值蜂鳴器要么不響要么一直響這是第 5 章里的一條現(xiàn)場(chǎng)記錄。顯示通路的切換放在數(shù)據(jù)前面比放在段碼后面省資源-- 4 路二選一放在掃描之前 DISP_H2 AH2 WHEN DISPLAY_EN 1 ELSE H2; DISP_H1 AH1 WHEN DISPLAY_EN 1 ELSE H1; DISP_M2 AM2 WHEN DISPLAY_EN 1 ELSE M2; DISP_M1 AM1 WHEN DISPLAY_EN 1 ELSE M1;一組四位選擇器乘四次比在段碼輸出端做八路選擇便宜得多。數(shù)碼管本身是動(dòng)態(tài)掃描的1kHz 節(jié)拍輪流點(diǎn)亮四位刷新率 250Hz人眼完全看不出閃爍。5. 避坑與排查仿真通過、下載到板子卻翻車的五個(gè)現(xiàn)場(chǎng)仿真和上板之間隔著一整個(gè)物理世界布線延遲、時(shí)鐘偏斜、按鍵抖動(dòng)、器件電氣特性全都不在仿真模型里。5.1 時(shí)鐘與時(shí)序波形對(duì)、板子錯(cuò)的兩類現(xiàn)場(chǎng)現(xiàn)象一仿真波形完全正確下載后數(shù)碼管數(shù)字長(zhǎng)時(shí)間不變化偶爾跳一下。原因基本可以鎖定在分頻出來的 1Hz 信號(hào)上。它是由一個(gè)普通觸發(fā)器翻轉(zhuǎn)產(chǎn)生的如果綜合工具沒有把它分配到全局時(shí)鐘網(wǎng)絡(luò)而是當(dāng)普通數(shù)據(jù)走線那么時(shí)鐘到達(dá)各個(gè)觸發(fā)器的延遲就不一致時(shí)鐘偏斜會(huì)把窄脈沖吃掉。1Hz 的周期有一秒偏斜幾十納秒聽起來不算什么但邊沿質(zhì)量差、上升沿緩慢觸發(fā)器采樣就可能落在不確定區(qū)。解決思路是改結(jié)構(gòu)而不是改參數(shù)不要用分頻出來的信號(hào)當(dāng)時(shí)鐘改成一路主時(shí)鐘加時(shí)鐘使能脈沖。所有時(shí)序邏輯共用同一個(gè)時(shí)鐘域1Hz 只是一個(gè)寬度一拍的使能信號(hào)跨模塊傳遞天然安全綜合工具也不需要為衍生時(shí)鐘單獨(dú)寫約束?，F(xiàn)象二綜合報(bào)告里時(shí)序分析一片紅或者提示時(shí)鐘頻率遠(yuǎn)低于預(yù)期。原因往往是分頻器把 25 位比較器掛在了時(shí)鐘路徑上工具為了滿足這個(gè)比較關(guān)系把大量邏輯塞進(jìn)了時(shí)鐘樹。解決方法是把“計(jì)滿清零”改成“計(jì)滿翻轉(zhuǎn)”把比較結(jié)果轉(zhuǎn)成寄存器的使能條件同時(shí)給主時(shí)鐘加一條明確的周期約束讓工具按真實(shí)頻率優(yōu)化。5.2 輸入與顯示按鍵和數(shù)碼管最容易出問題的兩處現(xiàn)象三按一次SET_M分鐘一下跳三四個(gè)數(shù)。原因就是抖動(dòng)被當(dāng)成了多次上升沿。消抖邏輯缺失或者消抖窗口太短比如只連續(xù)采 3 次彈簧片在前幾毫秒的抖動(dòng)全被計(jì)數(shù)了。按 4.2 的做法改成 20 毫秒窗口并且用CNT_DB中途翻轉(zhuǎn)就清零的策略跳數(shù)問題立刻消失?，F(xiàn)象四數(shù)碼管某一位偏暗或者相鄰位有重影。原因是位選信號(hào)和段碼在同一個(gè)時(shí)鐘沿更新但兩者經(jīng)過的組合邏輯深度不同到達(dá)數(shù)碼管的時(shí)間有先后切換瞬間舊段碼會(huì)在新位上亮一小會(huì)兒。解決方法是在位選之后打一拍再送段碼或者把位選和段碼都寄存輸出讓它們嚴(yán)格同沿更新。如果亮度不均還要檢查掃描頻率低于 50Hz 會(huì)看到閃高于幾 kHz 則每位點(diǎn)亮?xí)r間太短、亮度被拉低。5.3 邏輯與資源進(jìn)位脈沖和設(shè)置模式留下的坑現(xiàn)象五鬧鈴只在某一瞬間“嘀”一下或者設(shè)置完時(shí)間后整體走慢十幾秒。前者的原因是把只有一拍寬的進(jìn)位脈沖直接送去了蜂鳴器或者用另一個(gè)時(shí)鐘域去采樣它脈沖被整拍漏掉。進(jìn)位脈沖只應(yīng)該做進(jìn)位音源必須另起一個(gè)高頻分頻器。后者是 3.1 節(jié)提到的設(shè)計(jì)副作用EN 1期間時(shí)鐘通道被屏蔽秒模塊卻照跑退出設(shè)置時(shí)秒和分對(duì)不上。補(bǔ)救辦法有兩個(gè)——設(shè)置態(tài)下把秒模塊也一起凍結(jié)或者在退出設(shè)置的那一拍統(tǒng)一清秒。選哪個(gè)取決于你要的是“設(shè)置期間時(shí)間暫?！边€是“設(shè)置期間時(shí)間照走”前者實(shí)現(xiàn)簡(jiǎn)單后者更符合真實(shí)手表的行為。6. 分頻時(shí)鐘與時(shí)鐘使能教學(xué)代碼和工程代碼的分岔口同一份鬧鐘用分頻時(shí)鐘直接當(dāng)時(shí)鐘能跑用主時(shí)鐘加使能也能跑但從這里分出了兩條路。維度分頻信號(hào)直接當(dāng)時(shí)鐘主時(shí)鐘 時(shí)鐘使能時(shí)鐘域數(shù)量秒、分、時(shí)、鬧鐘比較各一個(gè)全系統(tǒng)只有一個(gè)時(shí)序約束每個(gè)衍生時(shí)鐘都要單獨(dú)約束只約束主時(shí)鐘跨域傳遞單拍脈沖跨域容易丟同一域內(nèi)傳遞天然安全資源開銷無需使能判斷每級(jí)多一個(gè)使能條件換器件移植時(shí)鐘樹要重做改參數(shù)即可文檔里那套寫法在實(shí)驗(yàn)箱上能跑是因?yàn)閷?shí)驗(yàn)箱的時(shí)鐘資源寬裕、邏輯規(guī)模小、頻率極低任何偏差都被一秒的周期淹沒了。一旦系統(tǒng)變大、時(shí)鐘變快、或者要移植到另一塊板子上衍生時(shí)鐘就會(huì)變成最難查的那類問題——它能仿真、能綜合、能下載只是偶爾錯(cuò)一次像黑匣子一樣。從那以后我每次寫計(jì)數(shù)器都先問自己一句這個(gè)信號(hào)的邊沿是被當(dāng)作時(shí)鐘用還是被當(dāng)作數(shù)據(jù)用只要答案是后者就老老實(shí)實(shí)把它做成使能脈沖讓整塊板子只有一個(gè)時(shí)鐘域。這個(gè)習(xí)慣沒有讓我少寫過代碼但確實(shí)讓我少熬了很多夜。希望幫到你。本文還有配套的精品資源點(diǎn)擊獲取